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图7所示电路是一个带有四个输入的基本反相放大器，称为求和放大器。图7的配置与你在教科书中看到的略有不同，因为ADALM1000只提供单个正电源电压。放大器的同相(+)输入连接到2.5 V，即电源电压的一半，而不是接地。这就改变了求和放大器方程式。输入电阻上出现的输入电压现在是相对于2.5 V （即所谓共模电平）进行测量。它们应减去2.5V，因此0VIN变为-2.5V，+3.3VIN变为+0.8V。输出电压也应相对于+2.5V电平来测量。为使常规方程式正确，输出电压也将减去2.5 V共模电平。另一种思路是考虑所有输入均为2.5 V（或悬空）的情况。任何输入电阻中都没有电流流动（其两端的电压为0 V），因此反馈电阻中也没有电流流过（其电压为0 V）。输出电压将为2.5 V。
此电路使用四个数字输出PIO 0、PIO 1、PIO 2和PIO 3作为输入电压 源。每个数字输出具有接近0 V的低输出电压或接近3.3 V的高输 出电压。使用叠加（并校正2.5 V共模电平），我们可以证明VOUT是VPIO0, VPIO1, VPIO2和VPIO3的线性和，其中每个都有自己*特的增益或比例系数（由1 kΩ反馈电阻除以各自电阻所得的比值设定）。
PIO 0值较高，输出变化较小（较低有效位），PIO 3值较低，输出变化较大（较高有效位）。请注意，PIO 3电阻由两个4.7 kΩ电阻并联而成。

cycle is not 50/50, there may be errors in the resulting data. In
this mode, there must be 64 bit clock cycles per frame.
The ADAU7112 can support six different bit clock rates of 64×,
128×, 192×, 256×, 384×, or 512× the output sample rate. These
bit clock rates result in five different TDM formats that are
supported. A ratio of 64 × fS changes the ADAU7112 to I
2
S
mode. See Table 8 for details.
In TDM mode, the frame synchronization is expected to be a
positive going pulse that is at least one bit clock period wide.
The falling edge is not important and is not considered as long
as it is low long enough to meet the timing specification to be
read as a low before going back high. The frame starts with the
rising edge of this pulse.
Table 8. Supported TDM Bit Clock Rates
Bit Clock Rate
Number of
Data Slots Notes
64 × fS 2 I
2
S mode see (Figure 11)
128 × fS 4 See Figure 12
192 × fS 6 See Figure 13
256 × fS 8 See Figure 14
384 × fS 12 See Figure 18
512 × fS 16 See Figure 19

缓冲示例：
运算放大器的高输入电阻（零输入电流）意味着发生器上的负载非常小；也就是说，没有从源电路汲取电流，因此任何内部电阻（戴维宁等效值）上都没有电压降。所以，在这种配置中，运算放大器的作用类似于缓冲器，屏蔽信号源免受系统其他部分带来的负载效应。从负载电路的角度看，缓冲器将非理想电压源转换成近乎理想的电压源。图3给出了一个简单的电路，我们可以用它来演示单位增益缓冲器的这个特性。这里，缓冲器插在分压器电路和某一负载电阻（10 kΩ电阻）之间。
Figure 3. Buffer example.
图3. 缓冲器示例
断开电源并将电阻添加到电路中，如图3所示（注意这里没有更改运算放大器连接，我们只是相对于图2翻转了运算放大器符号以更好地安排导线）。
重新连接电源，并将波形发生器设置为500 Hz正弦波、0.5 V较小值和4.5 V较大值（4 V p-p，以2.5 V为中心）。同时观察 VIN CA-V 和 VOUT CB-H, 并在实验报告中记录幅度。使用示波器输入CB-H还能测量运算放大器引脚3上的信号幅度。

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